三星电子晶圆代工事业1名高层指出，称为「晶背供电」(BSPDN，又称背面电轨)的新晶片代工技术将缩小2纳米芯片面积17%。 三星预定2027年起将BSPDN应用于2纳米制程芯片的量产。
报导说，三星代工制程设计套件开发团队副总裁Lee Sungjae近日在西门子EDA论坛上演说指出，相较于传统的前端配电网络，BSPDN可提升芯片的效能与功率分别8%、15%。 这是三星晶圆代工事业高层首度对外说明其BSPDN技术细节。
报道说，BSPDN被称为下一代芯片代工技术，它将电轨置于晶圆背面，以去除电与讯号线之间的瓶颈，让芯片面积缩小。
晶圆代工厂正准备采用先进的芯片制程。 英特尔计划今年内将BSPDN应用于英特尔20A(即为2纳米节点)的工艺上，其称该技术为PowerVia。 控制全球晶圆代工市场62%的台积电表示，计划2026年底左右，将BSPDN导入至其1.6奈米以下制程。
Lee Sungjae也指出，计划今年下半量产基于第二代环绕式闸极技术(SF3)的3纳米芯片，并将GAA导入其2纳米制程。
他补充，与第一代GAA技术生产的晶片相较，SF3可分别提升芯片的效能与功率30%、50%，同时缩小芯片尺寸35%。
