台积电预计将于明年下半年开始使用N2(2纳米级)制程，该团队已成功将测试芯片的良率提高6%，可为公司客户「创造了数十亿美元的节省经费」。
tomshardware报导指出，自称Dr. Kim的台积电员工，并未透露该代工厂是否提高SRAM测试芯片或逻辑测试芯片的良率。 台积电将于明年1月才开始提供2纳米技术的穿梭测试晶圆服务，不太可能提高最终采用2纳米制造的实际芯片原型的产量。 提高SRAM和逻辑测试芯片的良率确实非常重要，因为最终它可以为客户节省大量成本，并从而从更高的良率中受益。
台积电的N2将是该公司第一个使用环栅纳米片晶体管的制造，预计将大幅降低功耗、提高性能和晶体管密度。 特别是台积电的GAA纳米片晶体管不仅比3nm FinFET晶体管更小，而且通过提供改进的静电控制和减少泄漏而不影响性能，可以实现更小的高密度SRAM位单元。
使用N2制造技术制造的芯片，预计在相同的晶体管数量和频率下比使用N3E制造的芯片消耗的功率减少25%至30%之间，在相同的晶体管数量和功率下提供10%至15% 的性能改进，并且与N3E制造的半导体相比，晶体管密度增加了15%，同时保持相同的速度和功率。
今年5月初，台积电2024年技术论坛台湾场举行时，业务开发资深副总暨副共同营运长张晓强表示，采用创新纳米片的2纳米制程进展「非常顺利」，目前纳米片转换表现已达到目标90%、换成良率即超过80%。
台积电预计将于2025年下半年开始采用N2制造制程大规模生产芯片。
